2024年6月13日
串口收发UART（Verilog HDL）
摘要： 文章摘要：本篇文章目标设计一个格式为起始位+8位数据（无校验）+停止位的串口收发，接收PC上位机RS232总线信号后，重新打包转发至PC端显示（形成回环），数据完整无错码情况。 关键词：异步时钟；亚稳态；异步串行通信；Verilog HDL 阅读全文
posted @ 2024-06-13 19:41 Handat 阅读(191) 评论(0) 推荐(0) 编辑